摘要：随着通信技术的不断发展，人们要求基站性能不但提升的同时，不断压缩其体积和重量，并且希望基站的几个模块能够按照需要进行灵活组合，这直接导致分布式基站的发展，文章主要论述了基于CPRI接口的RRU中频数字收发的原理和实现方案。
关键词：射频拉远单元；通用公共无线接口；时钟同步
中图分类号：TN929.5文献标识码：A
前言：
分布式基站采用射频拉远技术，将基站的基带单元（BBU）和射频拉远单元（RRU）分离，分别作为单独的部分。与传统一体化基站相比，分布式基站具有配置灵活、工程建设方便和环境适应性强等优点。通用公共无线接口（CPRI）联盟是一个工业合作组织，致力于从事无线基站内部无线设备控制中心及无线设备之间主要接口规范的制定工作。CPRI规范重点放在硬件依赖层（物理层和数据链路层）的点对点链路端口上，定义了数字基带信号的传输格式，对RRU的远端维护等功能作了定义。下面主要介绍基于CPRI接口的RRU中频数字收发的原理和工程实现。
1、RRU的工作原理
RRU主要负责无线信号的射频与中频处理，其内部原理框图如图1所示。本文主要介绍RRU中频数字收发，关于混频器、低噪放以及功放等模拟部分不做过多介绍，缩略为图1中左侧的RRU中射频部分。受现有器件水平的限制，RRU数字化是在中频上完成的。
天线收到的射频信号经过前端处理后变为中频信号，送给ADC进行模数转换，在FPGA内完成数字下变频（DDC）操作而得到基带I/Q数据，再将数据按照CPRI协议进行组帧，经光模块变换为光信号送给BBU。发送时，RRU从BBU处接收光信号，经光模块光电转换和FPGA解CPRI帧后得到基带I/Q信号，基带信号经过数字上变频（DUC）和D/A变换后，变成中频模拟信号。最后变换为射频信号从天线发射出去。
图1 RRU原理框图
2、硬件电路设计
RRU中频数字收发的硬件电路设计以FPGA为核心，通过光收发模块完成与BBU之间的数据通信，以ADC和DAC为桥梁来完成与RRU中射频部分的数据交换。时钟去抖和PLL模块接收FPGA送来的光纤恢复时钟，经过降抖动处理和锁相倍频后送给ADC和DAC作为采样时钟，同时送给中射频单元作为本振信号。
选用采样率为210MSPS的高速ADC，满刻度差分输入为2Vp-p，分辨率为14bit，LVDS和CMOS两种输出电平可选。考虑到输出信号的回流以及干扰/抗干扰性，本设计中采用LVDS输出电平。DUC/DAC采用一种1GSPS的正交数字上变频器，通过SPI串口配置，可以在其内完成内插、滤波和正交变换等DUC操作，为FPGA省去了这些高速率的信号处理工作，降低了FPGA的资源和功耗。
时钟去抖和PLL模块主要由时钟同步器件、时钟合成器件以及高稳定度晶振等组成。时钟同步器件的核心部分为一个由数字鉴相器、数字环路滤波器以及DDS/DAC等构成的数字锁相环电路。DUC/DAC的输出时钟经过滤波分频后反馈至数字鉴相器输入端与参考输入时钟比较相位，相位误差经数字滤波后转变为DDS控制字来产生新的输出，这就形成了一个锁相环回路。锁相环锁定后，时钟同步器件的输出时钟与参考输入时钟同相，同时输出时钟又是DDS产生的，而DDS的主时钟为高稳晶振，故输出时钟的相噪很低。可以看出，时钟同步器件对参考输入时钟进行了净化处理。时钟合成器件采用低相噪的锁相环（PLL）芯片，具有多路LVPECL、LVDS和CMOS电平输出，附加抖动为275fs。
本设计中，FPGA的GXB模块（吉比特收发器）从BBU送来的光纤数据流中恢复出接收时钟，此接收时钟抖动和相噪较大，需送给时钟同步器件的参考输入端作净化处理。时钟同步器件将净化后的输出时钟送给时钟合成器件作锁相倍频、分频和扇出处理后，给ADC/DAC作采样时钟以及中射频单元作本振时钟。可以看出，RRU上的处理时钟都是源于BBU的光纤数据流，而此数据流是与BBU的处理时钟同步的，故RRU与BBU构成的整个无线收发系统的时钟完全同步。
3、 FPGA软件设计
3.1 CPRI接口的FPGA实现
CPRI接口程序框架如图2所示。CPRI成帧模块对控制管理数据进行预成帧处理，将控制字等信息插入到超帧中的对应位置，同时将DDC送来的I/Q数据交织插入到超帧的数据容器（AxC）中以完成CPRI成帧操作。GXB模块是整个CPRI接口的核心模块，主要完成高速串行数据的收发，内置8b/10b编解码、串并/并串转换以及恢复时钟等模块。GXB模块将CPRI成帧模块送来的数据进行对齐、编码和并串转换操作，再通过光模块将数据给BBU；另一方面GXB模块将光电转换后的BBU数据进行串并转换、解码和缓冲处理，恢复出CPRI信息给定时控制模块。定时控制模块用来将GXB收发模块送来的数据划分为超帧和基本帧。在超帧和基本帧等CPRI帧结构被划分好之后，就可以进行I/Q数据解帧、控制字提取和CPRI协商与告警生成等操作。解帧后的I/Q数据流送给DUC芯片，解帧得到的控制字用以完成射频控制，解帧还可以得到CPRI协商状态和告警指示信息。
3.2 DDC的FPGA实现
ADC采样后的数据分别与数控振荡器（NCO）的余弦和正弦输出相乘，再分别经过半带滤波器（HBF）和有限冲击响应滤波器（FIR）进行抽取和滤波操作，得到I支路和Q支路数据。DAGC模块对I/Q数据进行求模取平均等操作，得到I/Q数据流的平均幅度，以指导截位模块对I/Q数据进行截位，使功率电平处在一个固定的区间内，再送给CPRI接口进行成帧处理。
3.3 DAC和时钟同步器件的串口编程
通过FPGA对DUC/DAC芯片进行串口编程，使其工作在正交调制模式。将内插倍数和频率控制字等配置到芯片寄存器内，就完成了一个DUC/DAC系统的构建。时钟同步器件的串口编程时需要遵循以下步骤：先配置成单音和开环模式，否则在正确配置之前器件就开始锁定环路；监视参考有效指示信号，如果有效则清除单音模式并且闭合环路；开启自动保持模式使器件不受参考输入上的干扰所影响。
4、测试结果
误码测试：RRU和BBU之间通过光纤互发递增的IQ数据序列，测得光纤传输误码率小于10-12。ADC测试：采样率为122.88MHz，中频信号为90MHz/10dBm，测得SNR≈66dB，SFDR>70dB。DAC测试：输出90MHz单点频信号，滤掉镜像和谐波后测得SFDR>75dB。时钟去抖和PLL模块测试：将时钟去抖和PLL模块的输出时钟和光纤恢复时钟分别作为循环计数模块的时钟，长时间比较循环计数模块的计数差，未发现有变化，表明同步功能正常。
结语：RRU中频数字收发以软件无线电基本理论为依据，以FPGA为基本实现平台，以CPRI协议为标准对外接口，完成中频模拟信号的数字收发和基带数据的光纤传输。采用时钟净化电路来降低光纤恢复时钟的抖动，以产生与BBU锁相且相位噪声低的RRU时钟源，从而达到全系统时钟同步。本RRU中频数字收发系统通用性和可扩展性强，可广泛地用在各种基站中。
参考文献
[1]王彦、倪琰、蒋伟、朱晓维，3G数字基站射频拉远CPRI规范的实现[J].移动通信，2007，Z1：105-107.
[2]CPRI Specification V4.0[S].2008-6-30.
[3]黎黎、利民、惊宇，D-SCDMA分布式基站射频拉远模块的研究和设计[J].浙江工业大学学报，2008，36：166-168.